让您的算力芯片，提前五年上市
站在成熟、硅验证的数据流 NPU 架构之上做芯片。源码级开放：RTL · 算子实现 · 编译器，全栈授权。
每个智能设备都需要算力芯片，但没有一颗通用芯片能通吃所有场景。
站在成熟、硅验证的数据流 NPU 架构之上做芯片。
按场景选择核数 / 精度 / 工艺，站在成熟的架构基座之上。
在全源码之上做差异化：自有算子 · 自有特性 · 自有品牌。
编译器工具链开箱即用，主流模型当天就能跑起来。
客户得到的不是黑盒，而是可以生长出自己生态的技术底座。
多工艺硅验证 = 工艺选择自由；工具链与验证体系随五代架构一同打磨至今。
| 开放层次 | 其他 NPU IP 厂商 | EEP-GPTPU V5 |
|---|---|---|
| RTL 源码 | ✗ 黑盒硬核/网表 | ✓ 全源码授权 |
| 底层算子实现 | ✗ 不随 IP 提供 | ✓ 全源码授权 |
| 编译器工具链 | ✗ 只能用不能改 | ✓ 全源码授权 |
| 二次开发/定制 | △ 配置项以内 | ✓ 自由生长生态 |
看得懂每一行实现，改得了任何一个算子，不再被原厂 roadmap 绑架。
在全源码之上做差异化：自有算子 · 自有特性 · 自有品牌。
成熟底座 × 自由生长 —— 我们交付的不是黑盒，是可以生长的技术底座
参考设计点：TSMC 12nm · 16 核 · 1.6GHz → FP16 51.2 TFLOPS；TSMC 7nm · 2.2GHz → 70.4 TFLOPS。
| 维度 | EEP-GPTPU V5 规格 | 说明 |
|---|---|---|
| 处理器核数 | 1 核 ~ 131,072 核可配置 | 从 1T"小芯片"到 1000T"大芯片"的算力区间 |
| 数据类型 | FP32 / FP16 / BF16 / EF16 / INT16 / FP8 / EF8 / INT8 / FP4 / NF4 | 10 种类型；混合精度自动向上转换，4bit 参数硬件在线反量化 |
| 单核算力 | FP32 0.5T · FP16 2T · INT8 4TOPS | 2048 个可重构 MAC（256×FP32 / 1024×FP16 / 2048×INT8） |
| 片上缓存 | 每核 1~8MB · 8 bank · 3读3写 · 8Tbit/s | yolov5n/s/m/l 全片上运行需 8/16/32/64MB |
| 存储与总线 | 2× AXI Master（AXI3/4）· 256/512/1024bit | 异步时钟独立运行；NoC 互联，D2D/C2C 多芯扩展 |
| 物理实现（单核） | TSMC 12nm @1GHz：版图 < 6.5mm² · 功耗 1~2W | 7nm 可达 2GHz 高主频；1TB 寻址空间统一编址 |
| 适配工艺 | 28 / 16 / 14 / 12 / 7 nm | 已量产：TSMC·SMIC 12nm · UMC·SMIC 28nm |
真实模型 · 真实数据。EEP V5 为 12nm，100/200GB/s 带宽档。
Qwen2.5-1.5B：EEP V5（200GB/s 档）7.71ms/token ≈ 130 Token/s；Qwen3-3B 实测 38.2 Token/s @200GB/s——无需 HBM，标准 DDR 即可运行。测试条件：batch=1。
把省下的五年和十亿元，投到真正属于您的产品差异化上。
| 完全自研 | GPTPU V5 IP 方案 | |
|---|---|---|
| 研发周期 | 约 5 年 | 节省约 5 年，快速上市 |
| 研发投入 | 十亿元级 | 节省十亿元+ |
| 团队规模 | 数百人全栈（架构/RTL/编译器） | 聚焦自身差异化特性即可 |
| 架构风险 | 未经硅验证，流片赌博 | 九款芯片量产验证，风险已被吸收 |
| 软件生态 | 从零建设编译器与算子库 | 成熟工具链 + 千项回归测试，开箱即用 |
| 技术主权 | 自有但代价巨大 | 全源码授权，真正自主可控 |
覆盖从 CNN 到大模型的真实业务负载。
指令 + 算子，每次发布全量盖章
6 大类 52 项：RTL 源码 + 工程脚本 + 全套文档，覆盖 IP 核 → 物理实现 → 验证测试 → 软件工具链全流程。
IP 核 + 多核子系统全量 RTL；数据手册 · 寄存器手册 · 详细设计 · 集成指导 · 时钟复位 · 低功耗架构；Spyglass 报告 · 代码覆盖率报告；Benchmark 实测报告与复现脚本
IP 验证平台（基于 VCS）；验证平台使用手册 · VCS 验证报告 · Sign-off 测试规范 · NoC 架构文档
FPGA 实现工程 · 网表（bit）· 原型验证方案；Demo 系统镜像（含 OS）· 上板测试用例集（≥100 条）
算子 / 指令 / 算法三级验证测试工程；IP 验证测试规范 · 测试报告；一键式 RTL 仿真脚本
SDC 综合约束 · UPF 功耗意图 · LEC 形式验证 · DFT 插入指导；综合与物理设计指导手册 · 一键式综合脚本 · 门级功耗分析指导 · 多场景功耗报告
eepdupa 编程框架 · 模拟器 · 仿真器 · 编译器源码 · runtime 驱动源码 · 算子库源码 · Demo 源码 · 性能分析工具；指令集 · 软件编程 · API · ONNX 算子 · Bin 格式 · 量化入门等全套文档
代码质量有据可查：Spyglass 检查 + 覆盖率报告；验证体系可复跑：VCS 平台 + 算子/指令/算法三级测试工程 + 1200+ 回归用例；流片路径全打通：FPGA 原型 + SDC / DFT / ASIC 综合/集成手册。
灵活的授权与深度的定制支持。
License + Royalty，或一次性买断。
在成熟架构基座上，共同定义差异化特性。
SoC 集成 · 模型适配 · FPGA 联调 · 量产护航。
EEP-GPTPU V5 —— 成熟 · 先进 · 开放 · 可定制的数据流 NPU IP
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